Domestic
Registration
자기 배열 에스오아이 더블 게이트 트랜지스터를 이용한디램 및 이의 제조방법 (DRAM USING ALIGNED SOI DOUBLE GATE TRANSISTOR ANDPROCESS THEREOF)
Author
admgenie
Date
2024-03-25
Views
451
자기 배열 SOI 더블 게이트 트랜지스터(SELF ALIGNED SOI DOUBLE GATE TRANSISTOR)를 이용한 DRAM의 제조 공정에 있어서, 상기 반도체 DRAM은 기판 상에 더블 게이트를 형성하는 공정과; 상기 더블 게이트가 형성된 기판에 주변 영역의 CMOS용 소스(source)/드레인(drain)을 형성하는 공정과; 셀(cell)의 직접 접촉(DC, Direct Contact) 및 매몰 접촉(BC, Buried Contact)을 형성하는 공정과; 금속 접촉(metal contact)을 형성하는 공정을 포함하며, 여기서, 상기 기판 상에 더블 게이트를 형성하는 공정은 벌크 Si의 상부에 매몰 산화막, SOI 웨이퍼, 버텀 게이트 산화막, 폴리-Si, WSi 및 CVD 산화막을 순차적으로 적층하는 단계와; 지지용 핸들 웨이퍼(handle wafer)에 열산화막을 형성하고, 이를 상기 SOI 웨이퍼의 상부에 결합하고, 상기 벌크 Si 및 매몰 산화막을 제거하는 단계와; 활성 영역을 정의하는 사진 및 식각 단계와; 상기 지지용 핸들 웨이퍼의 뒷면에 탑 게이트 물질로 게이트 산화막, 폴리-Si, WSi 및 SiN층을 순차적으로 적층하는 단계와; 상기 적층된 탑 게이트, 채널 및 바텀 게이트의 측면을 식각하고, 그 후 게이트 재료 및 채널을 산화시키는 단계와; 상기 산화되어 드러난 채널 측벽을 시드(seed)로 SEG를 성장시키고, 그 후 상기 SEG 하부에 CVD 산화막을 증착시키고, 에치백(etch-back)을 실시하는 단계를 포함하며, 상기 더블 게이트가 형성된 기판에 주변 영역의 CMOS용 소스(source)/드레인(drain)을 형성하는 공정은 상기 더블 게이트가 형성된 DRAM에 SiN 스페이서(spacer)를 증착하고, SiN을 식각하여 주변 NMOS 영역만을 개방한 후 이온을 주입하는 단계와; 상기 드러난 SEG 층을 시드로 하여 2차 SEG 성장을 하고, 그 후 이온 주입을 주입하고, 그 후 CVD 산화막을 증착하는 단계와; 주변 PMOS 영역을 상기 개방, 이온주입, 2차 SEG, 이온주입 및 CVD 산화막 증착 단계와 동일한 방법으로 형성하는 단계를 포함하며, 셀(cell)의 직접 접촉(DC, Direct Contact) 및 매몰 접촉(BC, Buried Contact)을 형성하는 공정은 상기 주변 CMOS 용 소스/드레인 형성 공정에서 형성된 SiN 스페이서 및 CVD 산화막을 식각하여 자기-배열 접촉(Self-Aligned Contact, SAC)을 개방하는 단계와; 상기 개방된 곳에서 접촉 플러그(plug)용 이온 주입을 실시하는 단계와; 폴리-Si을 증착하고 에치-백 또는 CMP를 실시하는 단계를 포함하며, 금속 접촉(metal contact)을 형성하는 공정은 게이트용 접촉이 될 부분을 분리하는 단계와; 더블 게이트의 탑 · 바텀 게이트가 동시에 금속에 연결되고, 활성 영역의 소스/드레인도 같이 연결되는 단계를 포함하는 반도체 DRAM의 제조 방법 및 이에 의해 제조되는 반도체 DRAM.
등록번호/일자 1004976720000 (2005.06.17)
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