본 발명은 시냅스 어레이 구조 및 그 제조 방법에 관한 것이다. 상기 시냅스 어레이 구조는, 반도체 기판위에 구비된 소자 격리용 절연막에 배열 형태로 배치된 복수 개의 TFT형 시냅스 모방 소자들; 및 상기 반도체 기판위에위치하며, PMOSFET 소자들과 NMOSFET 소자들로 이루어진 주변회로부;를 구비한다. 상기 TFT 형 시냅스 모방 소자는, 소자 격리용 절연막위에 위치하는 소스와 드레인; 소스와 드레인의 사이에 위치하며, 제1 유형과 반대인 제2유형의 불순물이 도핑된 반도체 물질로 이루어진 반도체 바디; 상기 반도체 바디와 소스의 사이, 그리고 상기 반도체 바디와 드레인의 사이에 위치하는 산화막들; 소스와 드레인을 전기적으로 연결시키도록 구성된 채널용 반도체막; TFT 게이트 절연막; 및 TFT 게이트 전극;을 구비한다. 본 발명은, CMOS 집적 기술을 기반으로 하여, 반도체 기판상에 TFT형 시냅스 모방 소자와 주변 회로인 CMOS 소자를 함께 공정하도록 구성함으로써, 제조 공정 중의사용되는 마스크의 개수 및 단계들을 줄일 수 있도록 한다.

등록번호/일자  10-2793498 (2025.04.04)